[반도체 소자] 삼성전자 공정설계 / SK하이닉스 소자 직무˙전공 면접 예상 기출문제 ⑤

 

 

 

 

반도체 직무/전공 면접 관련해서 제가 공부했었던 반도체 소자 내용들을 함께 공유해보려고 합니다.

오늘은 메모리반도체 관련 내용을 한번 다뤄보겠습니다.

본 내용들은 질문의 핵심을 요약해놓았으며, 잘 이해가 안되는 내용은 단순히 외우지 말고 더 깊게 찾아보시고 본인 것으로 만들어야 합니다.

질문사항이나 문의사항은 댓글 남겨주시면 함께 고민해보겠습니다.

전공 면접 예상 문제 소자편 ⑤

 

DRAM의 구조에 대해 아시나요?

DRAM은 1T1C 구조이며, 게이트 쪽의 WL과 S/D 쪽의 BL이 수직 교차합니다.

 

BL이 있는 S/D은 BLC(Bit Line Contact)이며, Cap이 달려있는 S/D은 SNC(Storage Node Contact)라고합니다. 두 개의 트랜지스터는 하나의 BLC를 공유하고 Cap은 각각 따로 가집니다.

 

두 개의 BL은 하나의 Sense Amplifier를 공유합니다.

 

기본적인 DRAM의 평면도는 크게 주변회로(Peripheral Circuitry), 코어 회로 및 셀 어레이로 구성되어있습니다.

 

코어회로와 셀 어레이를 합쳐 셀 매트라고 하며, 코어회로는 감지 증폭회로(S/A) 및 Sub-Wordline Driver(SWD) 그리고 Sub-Hole Control(S/C) 회로로 구성되어있습니다.

 

주변 회로는 칩 중앙부의 가로/세로 라인에 각종 제어회로 및 입출력 패드, 행/열 디코더 등으로 구성됩니다.

 

 

 

DRAM 내부 회로의 종류를 아시는대로 말해주세요.

먼저 BL과 BL 사이의 미세한 전압 차이를 감지하고 Data를 증폭시키는 역할을 하는 Sense Amplifier(S/A)가 있습니다.

 

S/A 바로 옆에는 Voltage Equalization Circuit이 있으며, 대기 상태의 BL과 /BL을 예비 충전시켜 동일 전위로 만들어 주는 역할을 합니다.

 

Sub-Wordline Driver(SWD)는 열 디코더에서 신호를 받아 해당 셀 어레이의 WL에 Vpp를 인가하여 WL을 선택하는 역할을 합니다.

 

Sub-Hole Control(S/C) 회로는 S/A와 SWD가 교차하는 부분의 공간을 말합니다.

 

Voltage Equalization Circuit는 대기 상태의 BL과 /BL의 예비 충전시켜 동일 전위로 만들어 주는 역할을 합니다.

 

 

 

DRAM의 동작 원리에 대해 아시나요?

먼저 대기 상태에서 DRAM은 BL과 /BL을 동일한 전위로 만드는 등전위 TR과 BL에 예비 충전 전압을 공급하는 Pre-Charge TR에 게이트 전압을 인가하여 모두 TR을 ON 시켜줍니다.

 

이때, 두 BL이 예비 충전되어 전압이 동일해집니다.

 

 

쓰기 동작은 데이터를 저장할 행과 열 주소가 지정되면 WL과 CSL이 ON 되고, CPU로부터 쓰기 명령어가 입력됩니다.

 

따라서 신규 데이터가 목표 Cell 및 S/A의 데이터를 덮어씌우고 이전의 데이터는 바뀌게 됩니다.

 

이때, 다시 WL이 OFF 되고 대기 상태로 돌아감으로써 쓰기 작업이 완료됩니다.

 

 

읽기 동작의 접근단계는 EQ에 0V를 인가하여 EQ TR와 PCG TR를 OFF 시키면 BL과 BLB의 기생 커패시터에 충전된 전하에 의해 BL과 BLB는 예비 충전 전압을 당분간 유지하게 됩니다.

 

​이러한 부유 상태에서 Cell의 WL이 ON 되고, 셀 커패시터 내의 전하가 BL로 나와 BL의 기생 커패시터와 전하를 공유합니다.

 

감지단계는 BL와 BLB의 작은 전위차를 증폭하는 단계입니다.

 

SA가 전위차를 감지해서 큰 전압으로 증폭하는 역할을 합니다.

 

복원 및 출력단계는 WL은 여전히 ON 상태이며, BL과 BLB 전압은 셀 TR을 통해 셀 커패시터 전하를 복원합니다.

 

또한, CSL에 전압이 인가되어 CPU로부터 요청된 데이터가 Outline을 통해 내보내어지게 되고 모든 동작이 완료되면 WL에 0V가 인가되면서 Cell TR은 OFF가 됩니다.

 

 

 

꼬리) 간단하게 동작 원리를 설명해 주세요.

WL과 BL에 전압을 인가함으로써 Capacitor에 전하를 축적하거나 방전시켜 Data를 Write를 하고 Cell Capacitor와 BL Cap의 charge sharing으로 발생한 전위차를 Sense AMP로 읽는 원리입니다.

 

만약 데이터가 0인 경우 VDD/2의 전하가 Capacitor로 이동하며 반대로 데이터가 1인 경우는 Capacitor의 전하가 VDD/2로 이동하며 발생하는 BLB와 BL의 전위차를 S/A에서 비교하고 값을 증폭시켜줍니다.

 

즉, BL이 VDD/2보다 커지면 1을 읽는 것이고, BL이 VDD/2보다 작아지면 0을 읽는 원리입니다.

 

또한 Cap의 누설전류로 인해 데이터가 날아갈 수 있으므로 주기적으로 Refresh가 필요합니다.

 

 

 

DRAM은 왜 휘발성이죠?

DRAM은 커패시터 내 전하의 저장 유무에 따라 데이터를 0과 1로 구분하는 메모리 소자입니다.

 

커패시터에 저장한 전하는 전하가 계속 충전되지 않으면 저장한 값을 유지하지 못하고 다시 빠르게 방전되는 특성이 있으며, 이를 방지하기 위해 데이터가 저장된 후에는 TR을 OFF 시킵니다.

 

하지만 이 경우에도 Cap 주변 구조를 통해 전하가 빠져나가 저장된 데이터를 잃어버리기 때문에 DRAM은 휘발성 메모리입니다.

 

 

 

DRAM의 Refresh 동작은 무엇인가요?

DRAM 셀에 논리 1을 쓴 후 일정 시간이 지나면, 셀에서 다양한 경로를 따라 누설전류가 발생하여 셀 커패시터의 스토리지 노드 전압이 감소하게 됩니다.

 

데이터를 쓴 시점부터 S/A가 Sensing 가능한 최소 전압 수준까지 전압이 떨어지는 시간을 데이터 보존시간(Retention Time)이라 하며, 이 시간이 넘기 전에 주기적으로 해당 셀에 데이터를 다시 써 주는 Refresh 동작이 필요합니다.

 

그러나 Refresh 동작에는 전력이 소모되고 Refresh 사이클 중간에는 상태값에 접근할 수가 없기 때문에 메모리의 성능에 큰 영향을 주게 됩니다.

 

 

DRAM의 Scaling Down 한계는 무엇이 있을까요?

DRAM의 1T1C 구조에서 Capactior의 Capacitance는 면적에 비례하기 때문에 Size를 일정 크기 이상 줄이기가 힘듭니다.

 

왜냐하면 일정 Capacitance를 확보하기 위해서는 최소한의 면적이 필요한데, 이를 무시하고 메탈 면적을 최소한으로 줄이는 것은 불가능하기 때문입니다.

 

출처 : SK하이닉스 뉴스룸

 

 

DRAM Cell 배치의 구조는?

Honey Comb 방식의 배치구조입니다.

 

이러한 배치구조를 채택한 이유는 BL이 줄어들게 되면서 BLC 그리고 금속 간의 상호 간섭으로 인해 문제가 생길 수 있습니다.

 

따라서 벌집 구조로 셀을 배치하면 각 Cell 간 거리를 늘리고 셀 Capacitance를 키울 수 있는 장점이 있습니다.

 

 

 

DDR5에 대해 말해보세요.​

DDR은 Dual Data Rate로 상승과 하강 엣지 모두 사용하여 데이터를 전송하며, SDR과 반대되는 개념입니다.

 

DDR은 세대가 올라갈수록 Clock 속도는 높아져 데이터를 더 빨리 전달하며, 구동 전압은 낮아져 소모전력이 낮아진다는 특징이 있습니다.

 

LPDDR5 기준 처리 속도 최대 6,400MHz, 구동 전압 1.1V입니다.

 

 

  

ROM이란 무엇인가요?

ROM은 비휘발성 메모리로서 대표적으로 FLASH memory가 있으며 NAND와 NOR로 나누어지게 됩니다.

 

NOR는 셀이 병렬로 연결되어 있어 읽기 속도는 빠르지만 쓰기 속도가 느려 대용량 데이터를 저장하는 데 단점이 있으나, 낸드는 직렬로 연결되어 있으므로 읽기 속도는 느리지만 쓰거나 지우는 속도가 빠릅니다.

 

또한 NAND가 NOR보다 셀 제조단가가 40% 정도 저렴하며, 플래시 메모리는 데이터 저장이 목적이기 때문에 NAND가 더 많이 사용됩니다.

 

 

DRAM / NAND 차이점과 공통점은 무엇이 있을까요?

둘 다 메모리 소자이며, 전하를 이용하여 데이터를 저장하고 처리한다는 공통점이 있습니다.

 

그러나 데이터를 읽는 방식이 다르며, DRAM은 1T1C 구조로 집적도는 낮고 스위칭 속도가 빠릅니다.

 

또한 DRAM은 휘발성 메모리이며, 주기적으로 Refresh 동작이 필요합니다.

 

낸드 플래시는 TR 1개로 데이터를 저장할 수 있어 한정된 면적에서 더 많은 데이터를 저장할 수 있는 장점이 있으나 동작 속도가 떨어집니다.

 

 

FG NAND의 구조는?

낸드 플래시 Cell을 구성하는 TR은 게이트 절연막 구조가 3층 막으로 되어 있다는 특이점이 있습니다.

 

이때 데이터는 3층 막의 가운데 층에 전하를 저장하며, 전하를 저장하는 층은 FG(Floating Gate)와 CTN(Charge Trap Nitride)이 있습니다.

 

최근에는 CTN 방식이 주류가 되었습니다.

 

제어 게이트(CG)는 WL과 연결된 게이트로 페이지 단위의 셀들이 워드라인에 연결되어있습니다.

 

부유 게이트(FG)는 데이터를 저장하는 기능을 하며, n+ 다결정 실리콘 물질로 구성되어 있습니다.

 

전체가 유전체로 쌓여있으므로 전원이 꺼지더라도 데이터를 저장할 수 있습니다.

 

층간 절연막(IDP)는 FG 내 전자가 제어 게이트로 이탈되는 것을 방지하는 절연막이며, ONO(산화막-질화막-산화막) 구조입니다.

 

터널 산화막(TOX)는 셀의 쓰기 또는 Erase 동작 시에 전자가 터널링 하는 산화막입니다.

 

 

 

꼬리) 왜 Floating Gate에 Si를 사용하나요?

Poly-Si은 중간중간 Grain boundary 같은 Defect에 전자를 Trap 할 수 있기 때문입니다.

 

 

NAND의 Writing 동작에 대해 설명해보세요.

낸드 플래시의 쓰기 동작은 부유 게이트에 전자를 집어 넣는 프로그램 동작과 부유 게이트로부터 전자를 제거하는 Erase 동작으로 나눌 수 있습니다.

 

두 동작 모두 FN 터널링 현상을 이용합니다.

 

프로그램 동작은 S/D 모두 접지한 상태에서, 제어 게이트에 높은 양의 전압을 인가합니다.

 

이때 채널의 전하가 전기장에 의해 FN 터널링 하여 부유 게이트나 Charge Trap으로 이동합니다.

 

Erase 동작은 Body에 고전압을 인가하여 부유 게이트에 축적된 전하를 다시 채널로 FN 터널링 시켜 부유 게이트 내 전하를 소거합니다.

 

이때 S/D은 Floating 상태이며, 프로그램 동작과 차이점은 상대적으로 넓은 영역을 충전시켜야 한다는 점과 남아 있는 소수의 전자들을 모두 소거해야 하므로 속도도 매우 느립니다.

 

 

 

NAND의 Reading 동작에 대해 설명해보세요.

낸드 플래시의 읽기 동작은 FG의 전자 유무에 따른 문턱 전압값의 변화를 이용하여 Data를 읽습니다.

 

FG에 전자가 저장되어있으면 TR의 문턱 전압값이 증가하고 전류가 적게 흐르게 되어 0으로 인식할 수 있게 됩니다.

 

반대로 FG에 전자가 저장되어있지 않으면 TR의 문턱 전압값이 낮아지게 되고 전류가 많이 흐르게 되어 1로 인식할 수 있게 됩니다.

 

따라서 Program / Erase 동작으로 인한 TR의 문턱 전압 차이만 감지하면 되므로 높은 전압을 인가할 필요가 없으며, 전체 메모리 셀의 문턱 전압 분포의 변동 폭이 작을수록 좋은 셀 특성을 보인다고 말할 수 있습니다.

 

 

 

 

SLC / MLC / TLC에 대해 아시나요?​

한 개의 셀에 0또는 1의 2가지 상태로 구분하여 1Bit 데이터를 저장하는 방식을 SLC라고 합니다.

 

한 개의 셀에 00(소거), 01, 10, 11(프로그램)의 4가지 상태로 구분하여 2Bit 데이터를 저장하는 방식을 MLC라고 합니다.

 

한 개의 셀에 000부터 111까지 8가지 상태로 구분하여 3Bit 데이터를 저장하는 방식을 TLC라고 합니다.

 

최근 1개의 셀에 4Bit 데이터를 저장하여 총 16가지 상태를 구분할 수 있는 QLC도 출시되고 있습니다.

 

 

 

그렇다면 FG NAND의 문제점은 알고계시나요?​

FG 낸드 플래시는 현재 Scaling Down 한계에 직면해 있습니다.

 

이미 ArF와 다중 패터닝 기술로도 한계점에 도착했으며, EUV를 적용하기에는 투자 효율성 문제가 있습니다.

 

또한 고 종횡비의 게이트 적층 구조로 패턴의 붕괴 또는 휨 현상도 문제가 됩니다.

 

미세화로 인한 라인 간격 및 선폭 감소로 간섭현상과 RC Delay 문제와 절연막의 두께 한계가 있으며, 소자적으로는 부유 게이트와 제어 게이트 간의 정전 용량 감소로 임계 전자 수가 감소해 문턱 전압 변동이 심해지게 됩니다.

 

 

2D NAND와 V-NAND의 차이점에 대해 설명해주세요?​

수직 적층을 하기 시작하면서 동일한 면적에 더 많은 셀을 저장할 수 있어 원가를 절감할 수 있고, 적은 전력으로 동작 속도도 빠르다는 장점이 있습니다.

 

또 Cell 주변에 있는 데이터를 저장하는 셀을 선택하고 컨트롤하는 로직 회로인 Peri를 Cell 아래로 넣어 집적도를 높이는 COP(Cell On Peri) 공정도 사용 가능합니다.

 

2D에서는 FG NAND로 Poly-si를 사용했으나, V-NAND는 부도체에 전하를 저장하는 Charge Trap Flash 구조이며, Nitride를 사용합니다.

 

CTF는 부도체기 때문에 전하를 붙잡고 있는 힘이 강해 누설전류를 줄일 수 있고 높이가 낮아 미세화에 더 용이한 장점이 있습니다.

 

FG에는 전도 대역에 자유 전자 형태로 전하가 저장되는 반면, Charge Trap에는 금지 대역 내 포획 사이트에 전자 형태로 전하가 저장됩니다.

 

FG NAND에서는 CG 아래 ONO로 구성된 IDP 절연막을 사용했지만, V-NAND에서는 High-K 물질의 블로킹 산화막(BOX)이 적용되었습니다.

 

 

 

현재 V-NAND에서 겪고 있는 어려운 점에 대해 말해주실래요?​

NAND의 수직 적층으로 인해 ONO 구조가 응력에 무너질 수 있는 이슈가 있습니다.

 

또한 Step coverage 문제가 있는데 ALD를 통해 ONO 구조를 빠르고 균일하게 증착해야 합니다.

 

에칭 관련해서는 채널 홀 에칭 시 원하는 것만 에칭하기 위해 Selectivity가 높아야 하고 Hard PR을 사용해야 합니다.

 

또한 HAR Hole을 깊게 에칭하므로 ICP 등 높은 플라스마 밀도로 Hole 끝까지 균일하게 에칭할 수 있어야 합니다.

 

 

 

 

마무리

오늘은 메모리 반도체 내용을 다뤄보았습니다.

 

항상 본인만의 답변 방식을 정리하시길 바랍니다.

 

두괄식과 핵심을 포함하여 답변하시면 전공 면접위원분들께 좋은 인상으로 남을 수 있습니다.

 

다음 편에서는 반도체 공정에 대해 공부해보겠습니다.

 

느낌이 블로그에 방문해주셔서 감사합니다!

 

 

 

▼ [전공 면접] 삼성전자 공정설계 / SK하이닉스 소자 직무˙전공 면접 예상 문제 ①

[전공 면접] 삼성전자 공정설계 / SK하이닉스 소자 직무˙전공 면접 예상 문제 ①

▼ [전공 면접] 삼성전자 공정설계 / SK하이닉스 소자 직무˙전공 면접 예상 문제 ②

[반도체 소자] 삼성전자 공정설계 / SK하이닉스 소자 직무˙전공 면접 예상 문제 ②

▼ [전공 면접] 삼성전자 공정설계 / SK하이닉스 소자 직무˙전공 면접 예상 문제 ③

[전공 면접] 삼성전자 공정설계 / SK하이닉스 소자 직무˙전공 면접 예상 문제 ③

▼ [전공 면접] 삼성전자 공정설계 / SK하이닉스 소자 직무˙전공 면접 예상 문제 ④

[전공 면접] 삼성전자 공정설계 / SK하이닉스 소자 직무˙전공 면접 예상 문제 ④

▼ [전공 면접] 삼성전자 공정설계 / SK하이닉스 소자 직무˙전공 면접 예상 문제 ⑤

[전공 면접] 삼성전자 공정설계 / SK하이닉스 소자 직무˙전공 면접 예상 문제 ⑤

 

 

 

[합격자 필기노트] 삼성전자 공정설계 직무면접/PT면접/전공면접 대비 답안